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64-Bit-Anforderungen für Windows 10: Unterstützt meine CPU CMPXCHG16b, PrefetchW und LAHF / SAHF?

Ich versuche gerade herauszufinden, ob es eine gute Idee ist, mein leicht veraltetes Notebook (Windows 7, 64-Bit) auf Windows 10 zu aktualisieren. Das Problem ist, dass Microsoft in ihrem angibt, Windows 10-Spezifikationen , die die 64-Bit-Version von Windows 10 verwenden, erfordern einen Prozessor, der CMPXCHG16b, PrefetchW und LAHF/SAHF unterstützt. Ich weiß, dass mein Prozessor 64-Bit ist (Intel Core i5-2430M bei 2,40 GHz), aber ich weiß nicht, wie ich herausfinden kann, ob er CMPXCHG16b, PrefetchW und LAHF/SAHF unterstützt, und ich habe keine Ahnung, was dies bedeutet.

Ich habe Google ausprobiert und keine für mich sinnvollen Ergebnisse erhalten, nur einen Vergleich meines i5 und eines ähnlichen AMD-Prozessors. Ich habe auch Intels ARK-Website besucht. Wenn jemand mich darauf hinweisen könnte, wo ich mehr Informationen bekommen kann, wäre ich wirklich dankbar.

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roebsi

Ihr Prozessor unterstützt diese Funktionen. Tatsächlich sind dieselben Funktionen erforderlich, um 64-Bit-Windows 8.1 auszuführen. Diese Anforderung wird von allen modernen Prozessoren erfüllt und ist im Allgemeinen nur bei bestimmten Core 2-Prozessoren und früheren Prozessoren ein Problem.

Was sind diese Anweisungen?

  • Bei frühen AMD64-Prozessoren fehlte der CMPXCHG16B-Befehl, eine Erweiterung des CMPXCHG8B-Befehls, der auf den meisten Prozessoren nach 80486 vorhanden war. Ähnlich wie CMPXCHG8B ermöglicht CMPXCHG16B atomare Operationen an oktalen Wörtern. Dies ist nützlich für parallele Algorithmen, bei denen Daten verglichen und ausgetauscht werden, die größer sind als ein Zeiger. Dies ist bei Algorithmen ohne Sperre und ohne Warten üblich. Ohne CMPXCHG16B müssen Problemumgehungen verwendet werden, z. B. ein kritischer Abschnitt oder alternative Methoden ohne Sperren. Das Fehlen von 64-Bit-Windows vor Windows 8.1 verhindert außerdem, dass ein Adressraum im Benutzermodus größer als 8 Terabyte ist. Die 64-Bit-Version von Windows 8.1 erfordert die Anweisung.
  • Die Anweisung PREFETCHW ist ein Hinweis für den Prozessor, Daten aus dem Speicher vorab in den Cache zu laden, damit sie geschrieben werden können ( Intel Instruction Set Reference , PDF Seite 910). Diese Anweisung wurde in AMDs Anweisungssatz3DNow!eingeführt, der mit Ausnahme der Anweisungen PREFETCH und PREFETCHW veraltet ist. Alle AMD-Prozessoren seit dem Athlon 64 unterstützen diese Anweisung. Diese Anweisung wird jedoch möglicherweise in einigen älteren 64-Bit-Intel-Prozessoren vor Nehalem nicht unterstützt.

  • Der LAHF und der SAHF laden und speichern den Inhalt des Registers AH im Flags-Register (Intel Instruction Set Reference, PDF Seiten 530 und 1025). Einige ältere Intel-Prozessoren ohne Hardware-Virtualisierungsfunktion (VT-x) unterstützen diesen Befehl nicht , wenn sie im 64-Bit-Modus Long-Modus ausgeführt werden ; Diese sind meist auf bestimmte Low-End-Prozessoren vor Nehalem beschränkt. Bei einigen sehr alten AMD64-Prozessoren fehlt diese Funktion ebenfalls.

  • Bei frühen AMD64- und Intel 64-CPUs fehlten LAHF- und SAHF-Anweisungen im 64-Bit-Modus. AMD führte diese Anweisungen (auch im 64-Bit-Modus) im März 2005 für die Athlon 64-, Opteron- und Turion 64-Revision D-Prozessoren ein, während Intel die Anweisungen im Dezember 2005 für den Pentium 4 G1 einführte. Die 64-Bit-Version von Windows 8.1 erfordert diese Funktion.

Was bedeutet das für mich?

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bwDraco

Wenn Sie die Befehlszeile in Windows verwenden können, gehen Sie wie folgt vor:

  • Holen Sie sich SysInternals coreinfo.exe von technet
  • coreinfo > coreinfo.txt ausführen
  • Öffnen Sie die Datei in einem Texteditor und führen Sie für jede Anweisung eine Suche durch (ohne Berücksichtigung der Groß- und Kleinschreibung)

PS: Unter Linux würden Sie grep flags /proc/cpuinfo | head -1 verwenden

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robocat

Es gibt ein von Microsoft bereitgestelltes Dienstprogramm namens coreinfo , das Funktionen wie cat /proc/cpuinfo unter Linux bereitstellt.

Sie müssen dies durchsuchen, aber Sie können die Informationen hier finden,

LAHF-SAHF       -       Supports LAHF/SAHF instructions in 64-bit mode
NX              -       Supports no-execute page protection
CX16            *       Supports CMPXCHG16B instruction
X64             *       Supports 64-bit mode
PREFETCHW       -       Supports PREFETCHW instruction

Der - bedeutet, dass der CPU diese Funktion fehlt, der * bedeutet, dass sie diese Funktion hat.

Nun, da ich nachschaue, wird von Microsoft coreinfo tatsächlich vorgeschlagen, die Bestimmung auf dieser Dokumentseite vorzunehmen.

Coreinfo ist ein Tool, mit dem Sie überprüfen können, über welche dieser Funktionen Ihre CPU verfügt. +

Das vollständige Ergebnis für meinen Prozessor, einen Intel E7525, sieht folgendermaßen aus:

Coreinfo v3.31 - Dump information on system CPU and memory topology
Copyright (C) 2008-2014 Mark Russinovich
Sysinternals - www.sysinternals.com

Intel(R) Xeon(TM) CPU 3.40GHz
x86 Family 15 Model 4 Stepping 3, GenuineIntel
Microcode signature: 00000005
HTT             *       Hyperthreading enabled
HYPERVISOR      -       Hypervisor is present
VMX             -       Supports Intel hardware-assisted virtualization
SVM             -       Supports AMD hardware-assisted virtualization
X64             *       Supports 64-bit mode

SMX             -       Supports Intel trusted execution
SKINIT          -       Supports AMD SKINIT

NX              -       Supports no-execute page protection
SMEP            -       Supports Supervisor Mode Execution Prevention
SMAP            -       Supports Supervisor Mode Access Prevention
PAGE1GB         -       Supports 1 GB large pages
PAE             *       Supports > 32-bit physical addresses
PAT             *       Supports Page Attribute Table
PSE             *       Supports 4 MB pages
PSE36           *       Supports > 32-bit address 4 MB pages
PGE             *       Supports global bit in page tables
SS              *       Supports bus snooping for cache operations
VME             *       Supports Virtual-8086 mode
RDWRFSGSBASE    -       Supports direct GS/FS base access

FPU             *       Implements i387 floating point instructions
MMX             *       Supports MMX instruction set
MMXEXT          -       Implements AMD MMX extensions
3DNOW           -       Supports 3DNow! instructions
3DNOWEXT        -       Supports 3DNow! extension instructions
SSE             *       Supports Streaming SIMD Extensions
SSE2            *       Supports Streaming SIMD Extensions 2
SSE3            *       Supports Streaming SIMD Extensions 3
SSSE3           -       Supports Supplemental SIMD Extensions 3
SSE4a           -       Supports Streaming SIMDR Extensions 4a
SSE4.1          -       Supports Streaming SIMD Extensions 4.1
SSE4.2          -       Supports Streaming SIMD Extensions 4.2

AES             -       Supports AES extensions
AVX             -       Supports AVX intruction extensions
FMA             -       Supports FMA extensions using YMM state
MSR             *       Implements RDMSR/WRMSR instructions
MTRR            *       Supports Memory Type Range Registers
XSAVE           -       Supports XSAVE/XRSTOR instructions
OSXSAVE         -       Supports XSETBV/XGETBV instructions
RDRAND          -       Supports RDRAND instruction
RDSEED          -       Supports RDSEED instruction

CMOV            *       Supports CMOVcc instruction
CLFSH           *       Supports CLFLUSH instruction
CX8             *       Supports compare and exchange 8-byte instructions
CX16            *       Supports CMPXCHG16B instruction
BMI1            -       Supports bit manipulation extensions 1
BMI2            -       Supports bit manipulation extensions 2
ADX             -       Supports ADCX/ADOX instructions
DCA             -       Supports prefetch from memory-mapped device
F16C            -       Supports half-precision instruction
FXSR            *       Supports FXSAVE/FXSTOR instructions
FFXSR           -       Supports optimized FXSAVE/FSRSTOR instruction
MONITOR         *       Supports MONITOR and MWAIT instructions
MOVBE           -       Supports MOVBE instruction
ERMSB           -       Supports Enhanced REP MOVSB/STOSB
PCLMULDQ        -       Supports PCLMULDQ instruction
POPCNT          -       Supports POPCNT instruction
LZCNT           -       Supports LZCNT instruction
SEP             *       Supports fast system call instructions
LAHF-SAHF       -       Supports LAHF/SAHF instructions in 64-bit mode
HLE             -       Supports Hardware Lock Elision instructions
RTM             -       Supports Restricted Transactional Memory instructions

DE              *       Supports I/O breakpoints including CR4.DE
DTES64          *       Can write history of 64-bit branch addresses
DS              *       Implements memory-resident debug buffer
DS-CPL          *       Supports Debug Store feature with CPL
PCID            -       Supports PCIDs and settable CR4.PCIDE
INVPCID         -       Supports INVPCID instruction
PDCM            -       Supports Performance Capabilities MSR
RDTSCP          -       Supports RDTSCP instruction
TSC             *       Supports RDTSC instruction
TSC-DEADLINE    -       Local APIC supports one-shot deadline timer
TSC-INVARIANT   -       TSC runs at constant rate
xTPR            *       Supports disabling task priority messages

EIST            *       Supports Enhanced Intel Speedstep
ACPI            *       Implements MSR for power management
TM              *       Implements thermal monitor circuitry
TM2             -       Implements Thermal Monitor 2 control
APIC            *       Implements software-accessible local APIC
x2APIC          -       Supports x2APIC

CNXT-ID         *       L1 data cache mode adaptive or BIOS

MCE             *       Supports Machine Check, INT18 and CR4.MCE
MCA             *       Implements Machine Check Architecture
PBE             *       Supports use of FERR#/PBE# pin

PSN             -       Implements 96-bit processor serial number

PREFETCHW       -       Supports PREFETCHW instruction

Maximum implemented CPUID leaves: 00000005 (Basic), 80000008 (Extended).

Logical to Physical Processor Map:
*-  Physical Processor 0
-*  Physical Processor 1

Logical Processor to Socket Map:

Logical Processor to NUMA Node Map:
**  NUMA Node 0

Logical Processor to Cache Map:
0
Evan Carroll